IOSCB_LANE

This section provides information on the IOSCB_LANE Module Instance. Each of the module registers is described below.

Return to mpfs_ioscb_memmap_dri

IOSCB_LANE Register Mapping Summary

IOSCB_LANE Common Register Mapping Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

SOFT_RESET

RW

32

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0x000

BNK_CLK_SEL

RW

32

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RW

32

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0x008

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RW

32

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RW

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RW

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FIFO

RW

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RW

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RW

32

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0x024

RX_DELAY_OFFSET

RW

32

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TX_DELAY_CNTL

RW

32

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0x02C

TX_DELAY_OFFSET

RW

32

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0x030

LANE_CONTROLS

RW

32

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IOA_REG0

RW

32

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IOA_REG1

RW

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IOA_REG2

RW

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0x040

IOA_REG3

RW

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RW

32

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RW

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IOG_REG1

RW

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IOG_REG2

RW

32

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IOG_REG3

RW

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IOG_REG4

RW

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IOG_REG5

RW

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IOG_REG6

RW

32

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0x064

IOG_REG7

RW

32

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IOG_REG8

RW

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IOG_REG9

RW

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PVT_CODES

RO

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RO

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DFT_REG1

RO

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DFT_REG2

RW

32

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0x080

DFT_REG3

RW

32

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0x084

DFT_REG4

RO

32

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0x088

SPARE_REG

RW

32

0x0000 0000

0x08C

IOSCB_LANE Instances Mapping Summary

IOSCB_LANE : lane_n_5 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0600 0000

BNK_CLK_SEL

RW

32

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0x0600 0004

CDR_CLK_SEL

RW

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0x008

0x0600 0008

CODE_SEL

RW

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0x00C

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DQS_MODE

RW

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CDR_MODE

RW

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QDR_MODE

RW

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FIFO

RW

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DIVCLK

RW

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RX_DELAY_CNTL

RW

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RX_DELAY_OFFSET

RW

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TX_DELAY_CNTL

RW

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TX_DELAY_OFFSET

RW

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0x0600 0030

LANE_CONTROLS

RW

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IOA_REG0

RW

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IOA_REG1

RW

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0x0600 003C

IOA_REG2

RW

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0x040

0x0600 0040

IOA_REG3

RW

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0x0000 003C

0x044

0x0600 0044

IOA_REG4

RW

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IOG_REG0

RW

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IOG_REG1

RW

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IOG_REG2

RW

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0x054

0x0600 0054

IOG_REG3

RW

32

0x0000 0000

0x058

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IOG_REG4

RW

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0x05C

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IOG_REG5

RW

32

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0x060

0x0600 0060

IOG_REG6

RW

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0x064

0x0600 0064

IOG_REG7

RW

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0x068

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IOG_REG8

RW

32

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0x06C

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IOG_REG9

RW

32

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0x070

0x0600 0070

PVT_CODES

RO

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0x074

0x0600 0074

DFT_REG0

RO

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DFT_REG1

RO

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DFT_REG2

RW

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DFT_REG3

RW

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DFT_REG4

RO

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SPARE_REG

RW

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0x08C

0x0600 008C

 

IOSCB_LANE : lane_n_6 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0601 0000

BNK_CLK_SEL

RW

32

0x0000 0000

0x004

0x0601 0004

CDR_CLK_SEL

RW

32

0x0000 0000

0x008

0x0601 0008

CODE_SEL

RW

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DQS_MODE

RW

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0x010

0x0601 0010

CDR_MODE

RW

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0x014

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QDR_MODE

RW

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0x018

0x0601 0018

FIFO

RW

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DIVCLK

RW

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RX_DELAY_CNTL

RW

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0x024

0x0601 0024

RX_DELAY_OFFSET

RW

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TX_DELAY_CNTL

RW

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TX_DELAY_OFFSET

RW

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0x0601 0030

LANE_CONTROLS

RW

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RW

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IOA_REG1

RW

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RW

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IOA_REG3

RW

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0x0000 003C

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0x0601 0044

IOA_REG4

RW

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0x048

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IOG_REG0

RW

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IOG_REG1

RW

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IOG_REG2

RW

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0x054

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IOG_REG3

RW

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0x058

0x0601 0058

IOG_REG4

RW

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0x05C

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IOG_REG5

RW

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IOG_REG6

RW

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0x0601 0064

IOG_REG7

RW

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IOG_REG8

RW

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IOG_REG9

RW

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PVT_CODES

RO

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0x074

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DFT_REG0

RO

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DFT_REG1

RO

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DFT_REG2

RW

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DFT_REG3

RW

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DFT_REG4

RO

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SPARE_REG

RW

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0x08C

0x0601 008C

 

IOSCB_LANE : lane_n_7 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0602 0000

BNK_CLK_SEL

RW

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0x0000 0000

0x004

0x0602 0004

CDR_CLK_SEL

RW

32

0x0000 0000

0x008

0x0602 0008

CODE_SEL

RW

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0x0000 0000

0x00C

0x0602 000C

DQS_MODE

RW

32

0x0000 0000

0x010

0x0602 0010

CDR_MODE

RW

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0x0000 0000

0x014

0x0602 0014

QDR_MODE

RW

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FIFO

RW

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RW

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RX_DELAY_CNTL

RW

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0x024

0x0602 0024

RX_DELAY_OFFSET

RW

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TX_DELAY_CNTL

RW

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RW

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LANE_CONTROLS

RW

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IOA_REG0

RW

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IOA_REG1

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IOA_REG2

RW

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IOA_REG3

RW

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RW

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IOG_REG0

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IOG_REG1

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IOG_REG2

RW

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IOG_REG3

RW

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IOG_REG4

RW

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IOG_REG5

RW

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IOG_REG6

RW

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0x0602 0064

IOG_REG7

RW

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IOG_REG8

RW

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0x0000 0000

0x06C

0x0602 006C

IOG_REG9

RW

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0x0000 0000

0x070

0x0602 0070

PVT_CODES

RO

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0x0000 0000

0x074

0x0602 0074

DFT_REG0

RO

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0x078

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DFT_REG1

RO

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DFT_REG2

RW

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0x0000 0000

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0x0602 0080

DFT_REG3

RW

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0x0000 0000

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0x0602 0084

DFT_REG4

RO

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SPARE_REG

RW

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0x0000 0000

0x08C

0x0602 008C

 

IOSCB_LANE : lane_n_8 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0603 0000

BNK_CLK_SEL

RW

32

0x0000 0000

0x004

0x0603 0004

CDR_CLK_SEL

RW

32

0x0000 0000

0x008

0x0603 0008

CODE_SEL

RW

32

0x0000 0000

0x00C

0x0603 000C

DQS_MODE

RW

32

0x0000 0000

0x010

0x0603 0010

CDR_MODE

RW

32

0x0000 0000

0x014

0x0603 0014

QDR_MODE

RW

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0x0000 0000

0x018

0x0603 0018

FIFO

RW

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DIVCLK

RW

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RX_DELAY_CNTL

RW

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RX_DELAY_OFFSET

RW

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RW

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TX_DELAY_OFFSET

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LANE_CONTROLS

RW

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RW

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IOA_REG1

RW

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IOA_REG2

RW

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0x0603 0040

IOA_REG3

RW

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IOA_REG4

RW

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IOG_REG0

RW

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RW

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RW

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IOG_REG3

RW

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RO

32

0x0000 0000

0x074

0x0672 0074

DFT_REG0

RO

32

0x0000 0000

0x078

0x0672 0078

DFT_REG1

RO

32

0x0000 0000

0x07C

0x0672 007C

DFT_REG2

RW

32

0x0000 0000

0x080

0x0672 0080

DFT_REG3

RW

32

0x0000 0000

0x084

0x0672 0084

DFT_REG4

RO

32

0x0000 0000

0x088

0x0672 0088

SPARE_REG

RW

32

0x0000 0000

0x08C

0x0672 008C

 

IOSCB_LANE : lane_w_3 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0673 0000

BNK_CLK_SEL

RW

32

0x0000 0000

0x004

0x0673 0004

CDR_CLK_SEL

RW

32

0x0000 0000

0x008

0x0673 0008

CODE_SEL

RW

32

0x0000 0000

0x00C

0x0673 000C

DQS_MODE

RW

32

0x0000 0000

0x010

0x0673 0010

CDR_MODE

RW

32

0x0000 0000

0x014

0x0673 0014

QDR_MODE

RW

32

0x0000 0000

0x018

0x0673 0018

FIFO

RW

32

0x0000 0000

0x01C

0x0673 001C

DIVCLK

RW

32

0x0000 0000

0x020

0x0673 0020

RX_DELAY_CNTL

RW

32

0x0000 0000

0x024

0x0673 0024

RX_DELAY_OFFSET

RW

32

0x0000 0000

0x028

0x0673 0028

TX_DELAY_CNTL

RW

32

0x0000 0000

0x02C

0x0673 002C

TX_DELAY_OFFSET

RW

32

0x0000 0000

0x030

0x0673 0030

LANE_CONTROLS

RW

32

0x0000 0000

0x034

0x0673 0034

IOA_REG0

RW

32

0x0000 000A

0x038

0x0673 0038

IOA_REG1

RW

32

0x0000 0000

0x03C

0x0673 003C

IOA_REG2

RW

32

0x0000 0000

0x040

0x0673 0040

IOA_REG3

RW

32

0x0000 003C

0x044

0x0673 0044

IOA_REG4

RW

32

0x0000 0000

0x048

0x0673 0048

IOG_REG0

RW

32

0x0000 0000

0x04C

0x0673 004C

IOG_REG1

RW

32

0x0000 0000

0x050

0x0673 0050

IOG_REG2

RW

32

0x0000 0000

0x054

0x0673 0054

IOG_REG3

RW

32

0x0000 0000

0x058

0x0673 0058

IOG_REG4

RW

32

0x0000 0000

0x05C

0x0673 005C

IOG_REG5

RW

32

0x0000 0000

0x060

0x0673 0060

IOG_REG6

RW

32

0x0000 0000

0x064

0x0673 0064

IOG_REG7

RW

32

0x0000 0000

0x068

0x0673 0068

IOG_REG8

RW

32

0x0000 0000

0x06C

0x0673 006C

IOG_REG9

RW

32

0x0000 0000

0x070

0x0673 0070

PVT_CODES

RO

32

0x0000 0000

0x074

0x0673 0074

DFT_REG0

RO

32

0x0000 0000

0x078

0x0673 0078

DFT_REG1

RO

32

0x0000 0000

0x07C

0x0673 007C

DFT_REG2

RW

32

0x0000 0000

0x080

0x0673 0080

DFT_REG3

RW

32

0x0000 0000

0x084

0x0673 0084

DFT_REG4

RO

32

0x0000 0000

0x088

0x0673 0088

SPARE_REG

RW

32

0x0000 0000

0x08C

0x0673 008C

 

IOSCB_LANE : lane_w_4 Register Summary

Register Name

Type

Register Width (Bits)

Register Reset

Address Offset

Physical Address

SOFT_RESET

RW

32

0x0000 0000

0x000

0x0674 0000

BNK_CLK_SEL

RW

32

0x0000 0000

0x004

0x0674 0004

CDR_CLK_SEL

RW

32

0x0000 0000

0x008

0x0674 0008

CODE_SEL

RW

32

0x0000 0000

0x00C

0x0674 000C

DQS_MODE

RW

32

0x0000 0000

0x010

0x0674 0010

CDR_MODE

RW

32

0x0000 0000

0x014

0x0674 0014

QDR_MODE

RW

32

0x0000 0000

0x018

0x0674 0018

FIFO

RW

32

0x0000 0000

0x01C

0x0674 001C

DIVCLK

RW

32

0x0000 0000

0x020

0x0674 0020

RX_DELAY_CNTL

RW

32

0x0000 0000

0x024

0x0674 0024

RX_DELAY_OFFSET

RW

32

0x0000 0000

0x028

0x0674 0028

TX_DELAY_CNTL

RW

32

0x0000 0000

0x02C

0x0674 002C

TX_DELAY_OFFSET

RW

32

0x0000 0000

0x030

0x0674 0030

LANE_CONTROLS

RW

32

0x0000 0000

0x034

0x0674 0034

IOA_REG0

RW

32

0x0000 000A

0x038

0x0674 0038

IOA_REG1

RW

32

0x0000 0000

0x03C

0x0674 003C

IOA_REG2

RW

32

0x0000 0000

0x040

0x0674 0040

IOA_REG3

RW

32

0x0000 003C

0x044

0x0674 0044

IOA_REG4

RW

32

0x0000 0000

0x048

0x0674 0048

IOG_REG0

RW

32

0x0000 0000

0x04C

0x0674 004C

IOG_REG1

RW

32

0x0000 0000

0x050

0x0674 0050

IOG_REG2

RW

32

0x0000 0000

0x054

0x0674 0054

IOG_REG3

RW

32

0x0000 0000

0x058

0x0674 0058

IOG_REG4

RW

32

0x0000 0000

0x05C

0x0674 005C

IOG_REG5

RW

32

0x0000 0000

0x060

0x0674 0060

IOG_REG6

RW

32

0x0000 0000

0x064

0x0674 0064

IOG_REG7

RW

32

0x0000 0000

0x068

0x0674 0068

IOG_REG8

RW

32

0x0000 0000

0x06C

0x0674 006C

IOG_REG9

RW

32

0x0000 0000

0x070

0x0674 0070

PVT_CODES

RO

32

0x0000 0000

0x074

0x0674 0074

DFT_REG0

RO

32

0x0000 0000

0x078

0x0674 0078

DFT_REG1

RO

32

0x0000 0000

0x07C

0x0674 007C

DFT_REG2

RW

32

0x0000 0000

0x080

0x0674 0080

DFT_REG3

RW

32

0x0000 0000

0x084

0x0674 0084

DFT_REG4

RO

32

0x0000 0000

0x088

0x0674 0088

SPARE_REG

RW

32

0x0000 0000

0x08C

0x0674 008C

 

IOSCB_LANE Register Descriptions

IOSCB_LANE : SOFT_RESET

Address offset

0x000

Physical address

0x0611 0000

Instance

lane_s_1

0x0621 0000

lane_n_1

0x0600 0000

lane_n_5

0x0610 0000

lane_s_0

0x0670 0000

lane_w_0

0x0605 0000

lane_n_10

0x0614 0000

lane_s_4

0x0672 0000

lane_w_2

0x0644 0000

lane_s_10

0x0642 0000

lane_s_8

0x0620 0000

lane_n_0

0x0604 0000

lane_n_9

0x0613 0000

lane_s_3

0x0673 0000

lane_w_3

0x0671 0000

lane_w_1

0x0624 0000

lane_n_4

0x0645 0000

lane_s_11

0x0601 0000

lane_n_6

0x0623 0000

lane_n_3

0x0615 0000

lane_s_5

0x0603 0000

lane_n_8

0x0606 0000

lane_n_11

0x0674 0000

lane_w_4

0x0602 0000

lane_n_7

0x0643 0000

lane_s_9

0x0647 0000

lane_s_13

0x0622 0000

lane_n_2

0x0612 0000

lane_s_2

0x0646 0000

lane_s_12

0x0640 0000

lane_s_6

0x0641 0000

lane_s_7

0x0650 0000

sgmiiphy_lane01

0x0651 0000

sgmiiphy_lane23

0x0660 0000

ddrphy_addcmd0

0x0661 0000

ddrphy_addcmd1

0x0662 0000

ddrphy_addcmd2

0x0663 0000

ddrphy_lane_ecc

0x0664 0000

ddrphy_data_lane0

0x0665 0000

ddrphy_data_lane1

0x0666 0000

ddrphy_data_lane2

0x0667 0000

ddrphy_data_lane3

Description

This is a compulsory register for all SCB slaves and must be at the same offset in all slaves to facilitate global soft reset of all SCB registers with a single broadcast write from the SCB master.

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:16

BLOCKID

This returns the block type and chip location. (IO SCB bus only)

RO

0x0000

 

 

Read 0x0000

[block_address_IOSCB_LANE]

 

15:9

Reserved

 

RO
Rreturns0s

0x00

8

PERIPH

This asserts the functional reset of the block. It is asserted at power up. When written is stays asserted until written to 0.

WO

0

 

 

Write 0

[scb_periph_not_in_soft_reset_IOSCB_LANE]

 

 

 

Write 1

[scb_periph_reset_IOSCB_LANE]

 

7:2

Reserved

 

RO
Rreturns0s

0x00

1

V_MAP

This when asserted resets all the register bits apart from the non-volatile registers, the bit self clears. i.e. is similar to a W1P bit

WO

0

 

 

Write 0

[scb_v_regs_not_in_soft_reset_IOSCB_LANE]

 

 

 

Write 1

[scb_v_regs_reset_IOSCB_LANE]

 

0

NV_MAP

This when asserted resets all the non-volatile register bits e.g. RW-P bits, the bit self clears i.e. is similar to a W1P bit

WO

0

 

 

Write 0

[scb_nv_regs_not_in_soft_reset_IOSCB_LANE]

 

 

 

Write 1

[scb_nv_regs_reset_IOSCB_LANE]

 

 

IOSCB_LANE : BNK_CLK_SEL

Address offset

0x004

Physical address

0x0611 0004

Instance

lane_s_1

0x0621 0004

lane_n_1

0x0600 0004

lane_n_5

0x0610 0004

lane_s_0

0x0670 0004

lane_w_0

0x0605 0004

lane_n_10

0x0614 0004

lane_s_4

0x0672 0004

lane_w_2

0x0644 0004

lane_s_10

0x0642 0004

lane_s_8

0x0620 0004

lane_n_0

0x0604 0004

lane_n_9

0x0613 0004

lane_s_3

0x0673 0004

lane_w_3

0x0671 0004

lane_w_1

0x0624 0004

lane_n_4

0x0645 0004

lane_s_11

0x0601 0004

lane_n_6

0x0623 0004

lane_n_3

0x0615 0004

lane_s_5

0x0603 0004

lane_n_8

0x0606 0004

lane_n_11

0x0674 0004

lane_w_4

0x0602 0004

lane_n_7

0x0643 0004

lane_s_9

0x0647 0004

lane_s_13

0x0622 0004

lane_n_2

0x0612 0004

lane_s_2

0x0646 0004

lane_s_12

0x0640 0004

lane_s_6

0x0641 0004

lane_s_7

0x0650 0004

sgmiiphy_lane01

0x0651 0004

sgmiiphy_lane23

0x0660 0004

ddrphy_addcmd0

0x0661 0004

ddrphy_addcmd1

0x0662 0004

ddrphy_addcmd2

0x0663 0004

ddrphy_lane_ecc

0x0664 0004

ddrphy_data_lane0

0x0665 0004

ddrphy_data_lane1

0x0666 0004

ddrphy_data_lane2

0x0667 0004

ddrphy_data_lane3

Description

Bnk Clock Selections

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:9

Reserved

 

RO
Rreturns0s

0x00 0000

8:0

bclk_sel

bclk mux select bits. 3 bits per mux

RW

0x000

 

IOSCB_LANE : CDR_CLK_SEL

Address offset

0x008

Physical address

0x0611 0008

Instance

lane_s_1

0x0621 0008

lane_n_1

0x0600 0008

lane_n_5

0x0610 0008

lane_s_0

0x0670 0008

lane_w_0

0x0605 0008

lane_n_10

0x0614 0008

lane_s_4

0x0672 0008

lane_w_2

0x0644 0008

lane_s_10

0x0642 0008

lane_s_8

0x0620 0008

lane_n_0

0x0604 0008

lane_n_9

0x0613 0008

lane_s_3

0x0673 0008

lane_w_3

0x0671 0008

lane_w_1

0x0624 0008

lane_n_4

0x0645 0008

lane_s_11

0x0601 0008

lane_n_6

0x0623 0008

lane_n_3

0x0615 0008

lane_s_5

0x0603 0008

lane_n_8

0x0606 0008

lane_n_11

0x0674 0008

lane_w_4

0x0602 0008

lane_n_7

0x0643 0008

lane_s_9

0x0647 0008

lane_s_13

0x0622 0008

lane_n_2

0x0612 0008

lane_s_2

0x0646 0008

lane_s_12

0x0640 0008

lane_s_6

0x0641 0008

lane_s_7

0x0650 0008

sgmiiphy_lane01

0x0651 0008

sgmiiphy_lane23

0x0660 0008

ddrphy_addcmd0

0x0661 0008

ddrphy_addcmd1

0x0662 0008

ddrphy_addcmd2

0x0663 0008

ddrphy_lane_ecc

0x0664 0008

ddrphy_data_lane0

0x0665 0008

ddrphy_data_lane1

0x0666 0008

ddrphy_data_lane2

0x0667 0008

ddrphy_data_lane3

Description

CDR Clock Selections

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:12

Reserved

 

RO
Rreturns0s

0x0 0000

11:0

clk_sel

cdr clock selctions. 4 muxes. (3 bits each)

RW

0x000

 

IOSCB_LANE : CODE_SEL

Address offset

0x00C

Physical address

0x0611 000C

Instance

lane_s_1

0x0621 000C

lane_n_1

0x0600 000C

lane_n_5

0x0610 000C

lane_s_0

0x0670 000C

lane_w_0

0x0605 000C

lane_n_10

0x0614 000C

lane_s_4

0x0672 000C

lane_w_2

0x0644 000C

lane_s_10

0x0642 000C

lane_s_8

0x0620 000C

lane_n_0

0x0604 000C

lane_n_9

0x0613 000C

lane_s_3

0x0673 000C

lane_w_3

0x0671 000C

lane_w_1

0x0624 000C

lane_n_4

0x0645 000C

lane_s_11

0x0601 000C

lane_n_6

0x0623 000C

lane_n_3

0x0615 000C

lane_s_5

0x0603 000C

lane_n_8

0x0606 000C

lane_n_11

0x0674 000C

lane_w_4

0x0602 000C

lane_n_7

0x0643 000C

lane_s_9

0x0647 000C

lane_s_13

0x0622 000C

lane_n_2

0x0612 000C

lane_s_2

0x0646 000C

lane_s_12

0x0640 000C

lane_s_6

0x0641 000C

lane_s_7

0x0650 000C

sgmiiphy_lane01

0x0651 000C

sgmiiphy_lane23

0x0660 000C

ddrphy_addcmd0

0x0661 000C

ddrphy_addcmd1

0x0662 000C

ddrphy_addcmd2

0x0663 000C

ddrphy_lane_ecc

0x0664 000C

ddrphy_data_lane0

0x0665 000C

ddrphy_data_lane1

0x0666 000C

ddrphy_data_lane2

0x0667 000C

ddrphy_data_lane3

Description

DLL Code selections

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:2

Reserved

 

RO
Rreturns0s

0x0000 0000

1:0

code_sel

Select 1 of 4 DLL code buses.

RW

0x0

 

IOSCB_LANE : DQS_MODE

Address offset

0x010

Physical address

0x0611 0010

Instance

lane_s_1

0x0621 0010

lane_n_1

0x0600 0010

lane_n_5

0x0610 0010

lane_s_0

0x0670 0010

lane_w_0

0x0605 0010

lane_n_10

0x0614 0010

lane_s_4

0x0672 0010

lane_w_2

0x0644 0010

lane_s_10

0x0642 0010

lane_s_8

0x0620 0010

lane_n_0

0x0604 0010

lane_n_9

0x0613 0010

lane_s_3

0x0673 0010

lane_w_3

0x0671 0010

lane_w_1

0x0624 0010

lane_n_4

0x0645 0010

lane_s_11

0x0601 0010

lane_n_6

0x0623 0010

lane_n_3

0x0615 0010

lane_s_5

0x0603 0010

lane_n_8

0x0606 0010

lane_n_11

0x0674 0010

lane_w_4

0x0602 0010

lane_n_7

0x0643 0010

lane_s_9

0x0647 0010

lane_s_13

0x0622 0010

lane_n_2

0x0612 0010

lane_s_2

0x0646 0010

lane_s_12

0x0640 0010

lane_s_6

0x0641 0010

lane_s_7

0x0650 0010

sgmiiphy_lane01

0x0651 0010

sgmiiphy_lane23

0x0660 0010

ddrphy_addcmd0

0x0661 0010

ddrphy_addcmd1

0x0662 0010

ddrphy_addcmd2

0x0663 0010

ddrphy_lane_ecc

0x0664 0010

ddrphy_data_lane0

0x0665 0010

ddrphy_data_lane1

0x0666 0010

ddrphy_data_lane2

0x0667 0010

ddrphy_data_lane3

Description

dqs mode selection

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:3

Reserved

 

RO
Rreturns0s

0x0000 0000

2:0

dqs_md

DQS mode selection.(ddr1/2/3/4)

RW

0x0

 

IOSCB_LANE : CDR_MODE

Address offset

0x014

Physical address

0x0611 0014

Instance

lane_s_1

0x0621 0014

lane_n_1

0x0600 0014

lane_n_5

0x0610 0014

lane_s_0

0x0670 0014

lane_w_0

0x0605 0014

lane_n_10

0x0614 0014

lane_s_4

0x0672 0014

lane_w_2

0x0644 0014

lane_s_10

0x0642 0014

lane_s_8

0x0620 0014

lane_n_0

0x0604 0014

lane_n_9

0x0613 0014

lane_s_3

0x0673 0014

lane_w_3

0x0671 0014

lane_w_1

0x0624 0014

lane_n_4

0x0645 0014

lane_s_11

0x0601 0014

lane_n_6

0x0623 0014

lane_n_3

0x0615 0014

lane_s_5

0x0603 0014

lane_n_8

0x0606 0014

lane_n_11

0x0674 0014

lane_w_4

0x0602 0014

lane_n_7

0x0643 0014

lane_s_9

0x0647 0014

lane_s_13

0x0622 0014

lane_n_2

0x0612 0014

lane_s_2

0x0646 0014

lane_s_12

0x0640 0014

lane_s_6

0x0641 0014

lane_s_7

0x0650 0014

sgmiiphy_lane01

0x0651 0014

sgmiiphy_lane23

0x0660 0014

ddrphy_addcmd0

0x0661 0014

ddrphy_addcmd1

0x0662 0014

ddrphy_addcmd2

0x0663 0014

ddrphy_lane_ecc

0x0664 0014

ddrphy_data_lane0

0x0665 0014

ddrphy_data_lane1

0x0666 0014

ddrphy_data_lane2

0x0667 0014

ddrphy_data_lane3

Description

CDR mode selection (number of pll phases)

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:2

Reserved

 

RO
Rreturns0s

0x0000 0000

1:0

cdr_md

CDR mode. (select number of pll phases used)

RW

0x0

 

IOSCB_LANE : QDR_MODE

Address offset

0x018

Physical address

0x0611 0018

Instance

lane_s_1

0x0621 0018

lane_n_1

0x0600 0018

lane_n_5

0x0610 0018

lane_s_0

0x0670 0018

lane_w_0

0x0605 0018

lane_n_10

0x0614 0018

lane_s_4

0x0672 0018

lane_w_2

0x0644 0018

lane_s_10

0x0642 0018

lane_s_8

0x0620 0018

lane_n_0

0x0604 0018

lane_n_9

0x0613 0018

lane_s_3

0x0673 0018

lane_w_3

0x0671 0018

lane_w_1

0x0624 0018

lane_n_4

0x0645 0018

lane_s_11

0x0601 0018

lane_n_6

0x0623 0018

lane_n_3

0x0615 0018

lane_s_5

0x0603 0018

lane_n_8

0x0606 0018

lane_n_11

0x0674 0018

lane_w_4

0x0602 0018

lane_n_7

0x0643 0018

lane_s_9

0x0647 0018

lane_s_13

0x0622 0018

lane_n_2

0x0612 0018

lane_s_2

0x0646 0018

lane_s_12

0x0640 0018

lane_s_6

0x0641 0018

lane_s_7

0x0650 0018

sgmiiphy_lane01

0x0651 0018

sgmiiphy_lane23

0x0660 0018

ddrphy_addcmd0

0x0661 0018

ddrphy_addcmd1

0x0662 0018

ddrphy_addcmd2

0x0663 0018

ddrphy_lane_ecc

0x0664 0018

ddrphy_data_lane0

0x0665 0018

ddrphy_data_lane1

0x0666 0018

ddrphy_data_lane2

0x0667 0018

ddrphy_data_lane3

Description

QDR mode selection

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:1

Reserved

 

RO
Rreturns0s

0x0000 0000

0

qdr

QDR mode. Use 2 bank clock select muses

RW

0

 

IOSCB_LANE : FIFO

Address offset

0x01C

Physical address

0x0611 001C

Instance

lane_s_1

0x0621 001C

lane_n_1

0x0600 001C

lane_n_5

0x0610 001C

lane_s_0

0x0670 001C

lane_w_0

0x0605 001C

lane_n_10

0x0614 001C

lane_s_4

0x0672 001C

lane_w_2

0x0644 001C

lane_s_10

0x0642 001C

lane_s_8

0x0620 001C

lane_n_0

0x0604 001C

lane_n_9

0x0613 001C

lane_s_3

0x0673 001C

lane_w_3

0x0671 001C

lane_w_1

0x0624 001C

lane_n_4

0x0645 001C

lane_s_11

0x0601 001C

lane_n_6

0x0623 001C

lane_n_3

0x0615 001C

lane_s_5

0x0603 001C

lane_n_8

0x0606 001C

lane_n_11

0x0674 001C

lane_w_4

0x0602 001C

lane_n_7

0x0643 001C

lane_s_9

0x0647 001C

lane_s_13

0x0622 001C

lane_n_2

0x0612 001C

lane_s_2

0x0646 001C

lane_s_12

0x0640 001C

lane_s_6

0x0641 001C

lane_s_7

0x0650 001C

sgmiiphy_lane01

0x0651 001C

sgmiiphy_lane23

0x0660 001C

ddrphy_addcmd0

0x0661 001C

ddrphy_addcmd1

0x0662 001C

ddrphy_addcmd2

0x0663 001C

ddrphy_lane_ecc

0x0664 001C

ddrphy_data_lane0

0x0665 001C

ddrphy_data_lane1

0x0666 001C

ddrphy_data_lane2

0x0667 001C

ddrphy_data_lane3

Description

FIFO controls

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:19

Reserved

 

RO
Rreturns0s

0x0000

18:16

rxptr

Fifo read pointer starting position

RW

0x0

15:9

Reserved

 

RO
Rreturns0s

0x00

8

fifo_run

Enable fifo free run mode

RW

0

7:1

Reserved

 

RO
Rreturns0s

0x00

0

fifo_en

Enable fifo

RW

0

 

IOSCB_LANE : DIVCLK

Address offset

0x020

Physical address

0x0611 0020

Instance

lane_s_1

0x0621 0020

lane_n_1

0x0600 0020

lane_n_5

0x0610 0020

lane_s_0

0x0670 0020

lane_w_0

0x0605 0020

lane_n_10

0x0614 0020

lane_s_4

0x0672 0020

lane_w_2

0x0644 0020

lane_s_10

0x0642 0020

lane_s_8

0x0620 0020

lane_n_0

0x0604 0020

lane_n_9

0x0613 0020

lane_s_3

0x0673 0020

lane_w_3

0x0671 0020

lane_w_1

0x0624 0020

lane_n_4

0x0645 0020

lane_s_11

0x0601 0020

lane_n_6

0x0623 0020

lane_n_3

0x0615 0020

lane_s_5

0x0603 0020

lane_n_8

0x0606 0020

lane_n_11

0x0674 0020

lane_w_4

0x0602 0020

lane_n_7

0x0643 0020

lane_s_9

0x0647 0020

lane_s_13

0x0622 0020

lane_n_2

0x0612 0020

lane_s_2

0x0646 0020

lane_s_12

0x0640 0020

lane_s_6

0x0641 0020

lane_s_7

0x0650 0020

sgmiiphy_lane01

0x0651 0020

sgmiiphy_lane23

0x0660 0020

ddrphy_addcmd0

0x0661 0020

ddrphy_addcmd1

0x0662 0020

ddrphy_addcmd2

0x0663 0020

ddrphy_lane_ecc

0x0664 0020

ddrphy_data_lane0

0x0665 0020

ddrphy_data_lane1

0x0666 0020

ddrphy_data_lane2

0x0667 0020

ddrphy_data_lane3

Description

DIVCLK contorls

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:10

Reserved

 

RO
Rreturns0s

0x00 0000

9:8

divclk_sel

Select divclk output port source. (divider or bclk1 or dqsi or dqsi_b)

RW

0x0

7:3

Reserved

 

RO
Rreturns0s

0x00

2:0

div

Clock divider settings. (off or Divide by 1, 2, 3p5, 4 or 5)

RW

0x0

 

IOSCB_LANE : RX_DELAY_CNTL

Address offset

0x024

Physical address

0x0611 0024

Instance

lane_s_1

0x0621 0024

lane_n_1

0x0600 0024

lane_n_5

0x0610 0024

lane_s_0

0x0670 0024

lane_w_0

0x0605 0024

lane_n_10

0x0614 0024

lane_s_4

0x0672 0024

lane_w_2

0x0644 0024

lane_s_10

0x0642 0024

lane_s_8

0x0620 0024

lane_n_0

0x0604 0024

lane_n_9

0x0613 0024

lane_s_3

0x0673 0024

lane_w_3

0x0671 0024

lane_w_1

0x0624 0024

lane_n_4

0x0645 0024

lane_s_11

0x0601 0024

lane_n_6

0x0623 0024

lane_n_3

0x0615 0024

lane_s_5

0x0603 0024

lane_n_8

0x0606 0024

lane_n_11

0x0674 0024

lane_w_4

0x0602 0024

lane_n_7

0x0643 0024

lane_s_9

0x0647 0024

lane_s_13

0x0622 0024

lane_n_2

0x0612 0024

lane_s_2

0x0646 0024

lane_s_12

0x0640 0024

lane_s_6

0x0641 0024

lane_s_7

0x0650 0024

sgmiiphy_lane01

0x0651 0024

sgmiiphy_lane23

0x0660 0024

ddrphy_addcmd0

0x0661 0024

ddrphy_addcmd1

0x0662 0024

ddrphy_addcmd2

0x0663 0024

ddrphy_lane_ecc

0x0664 0024

ddrphy_data_lane0

0x0665 0024

ddrphy_data_lane1

0x0666 0024

ddrphy_data_lane2

0x0667 0024

ddrphy_data_lane3

Description

RX delay controls

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:17

Reserved

 

RO
Rreturns0s

0x0000

16

rxmvdly_en

Enable RX dynamic delay controls

RW

0

15:9

Reserved

 

RO
Rreturns0s

0x00

8

rxdly_dir

RX dynamic delay move direction. (up or down)

RW

0

7:1

Reserved

 

RO
Rreturns0s

0x00

0

rxdly_en

Enable RX delay

RW

0

 

IOSCB_LANE : RX_DELAY_OFFSET

Address offset

0x028

Physical address

0x0611 0028

Instance

lane_s_1

0x0621 0028

lane_n_1

0x0600 0028

lane_n_5

0x0610 0028

lane_s_0

0x0670 0028

lane_w_0

0x0605 0028

lane_n_10

0x0614 0028

lane_s_4

0x0672 0028

lane_w_2

0x0644 0028

lane_s_10

0x0642 0028

lane_s_8

0x0620 0028

lane_n_0

0x0604 0028

lane_n_9

0x0613 0028

lane_s_3

0x0673 0028

lane_w_3

0x0671 0028

lane_w_1

0x0624 0028

lane_n_4

0x0645 0028

lane_s_11

0x0601 0028

lane_n_6

0x0623 0028

lane_n_3

0x0615 0028

lane_s_5

0x0603 0028

lane_n_8

0x0606 0028

lane_n_11

0x0674 0028

lane_w_4

0x0602 0028

lane_n_7

0x0643 0028

lane_s_9

0x0647 0028

lane_s_13

0x0622 0028

lane_n_2

0x0612 0028

lane_s_2

0x0646 0028

lane_s_12

0x0640 0028

lane_s_6

0x0641 0028

lane_s_7

0x0650 0028

sgmiiphy_lane01

0x0651 0028

sgmiiphy_lane23

0x0660 0028

ddrphy_addcmd0

0x0661 0028

ddrphy_addcmd1

0x0662 0028

ddrphy_addcmd2

0x0663 0028

ddrphy_lane_ecc

0x0664 0028

ddrphy_data_lane0

0x0665 0028

ddrphy_data_lane1

0x0666 0028

ddrphy_data_lane2

0x0667 0028

ddrphy_data_lane3

Description

RX delay offset from DLL codes

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7:0

rxdly_offset

RX delay offset code

RW

0x00

 

IOSCB_LANE : TX_DELAY_CNTL

Address offset

0x02C

Physical address

0x0611 002C

Instance

lane_s_1

0x0621 002C

lane_n_1

0x0600 002C

lane_n_5

0x0610 002C

lane_s_0

0x0670 002C

lane_w_0

0x0605 002C

lane_n_10

0x0614 002C

lane_s_4

0x0672 002C

lane_w_2

0x0644 002C

lane_s_10

0x0642 002C

lane_s_8

0x0620 002C

lane_n_0

0x0604 002C

lane_n_9

0x0613 002C

lane_s_3

0x0673 002C

lane_w_3

0x0671 002C

lane_w_1

0x0624 002C

lane_n_4

0x0645 002C

lane_s_11

0x0601 002C

lane_n_6

0x0623 002C

lane_n_3

0x0615 002C

lane_s_5

0x0603 002C

lane_n_8

0x0606 002C

lane_n_11

0x0674 002C

lane_w_4

0x0602 002C

lane_n_7

0x0643 002C

lane_s_9

0x0647 002C

lane_s_13

0x0622 002C

lane_n_2

0x0612 002C

lane_s_2

0x0646 002C

lane_s_12

0x0640 002C

lane_s_6

0x0641 002C

lane_s_7

0x0650 002C

sgmiiphy_lane01

0x0651 002C

sgmiiphy_lane23

0x0660 002C

ddrphy_addcmd0

0x0661 002C

ddrphy_addcmd1

0x0662 002C

ddrphy_addcmd2

0x0663 002C

ddrphy_lane_ecc

0x0664 002C

ddrphy_data_lane0

0x0665 002C

ddrphy_data_lane1

0x0666 002C

ddrphy_data_lane2

0x0667 002C

ddrphy_data_lane3

Description

TX delay controls

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:17

Reserved

 

RO
Rreturns0s

0x0000

16

txmvdly_en

Enable TX dynamic delay controls

RW

0

15:9

Reserved

 

RO
Rreturns0s

0x00

8

txdly_dir

TX dynamic delay move direction. (up or down)

RW

0

7:1

Reserved

 

RO
Rreturns0s

0x00

0

txdly_en

Enable TX delay

RW

0

 

IOSCB_LANE : TX_DELAY_OFFSET

Address offset

0x030

Physical address

0x0611 0030

Instance

lane_s_1

0x0621 0030

lane_n_1

0x0600 0030

lane_n_5

0x0610 0030

lane_s_0

0x0670 0030

lane_w_0

0x0605 0030

lane_n_10

0x0614 0030

lane_s_4

0x0672 0030

lane_w_2

0x0644 0030

lane_s_10

0x0642 0030

lane_s_8

0x0620 0030

lane_n_0

0x0604 0030

lane_n_9

0x0613 0030

lane_s_3

0x0673 0030

lane_w_3

0x0671 0030

lane_w_1

0x0624 0030

lane_n_4

0x0645 0030

lane_s_11

0x0601 0030

lane_n_6

0x0623 0030

lane_n_3

0x0615 0030

lane_s_5

0x0603 0030

lane_n_8

0x0606 0030

lane_n_11

0x0674 0030

lane_w_4

0x0602 0030

lane_n_7

0x0643 0030

lane_s_9

0x0647 0030

lane_s_13

0x0622 0030

lane_n_2

0x0612 0030

lane_s_2

0x0646 0030

lane_s_12

0x0640 0030

lane_s_6

0x0641 0030

lane_s_7

0x0650 0030

sgmiiphy_lane01

0x0651 0030

sgmiiphy_lane23

0x0660 0030

ddrphy_addcmd0

0x0661 0030

ddrphy_addcmd1

0x0662 0030

ddrphy_addcmd2

0x0663 0030

ddrphy_lane_ecc

0x0664 0030

ddrphy_data_lane0

0x0665 0030

ddrphy_data_lane1

0x0666 0030

ddrphy_data_lane2

0x0667 0030

ddrphy_data_lane3

Description

TX delay offset from DLL codes

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7:0

txdly_offset

TX delay offset code

RW

0x00

 

IOSCB_LANE : LANE_CONTROLS

Address offset

0x034

Physical address

0x0611 0034

Instance

lane_s_1

0x0621 0034

lane_n_1

0x0600 0034

lane_n_5

0x0610 0034

lane_s_0

0x0670 0034

lane_w_0

0x0605 0034

lane_n_10

0x0614 0034

lane_s_4

0x0672 0034

lane_w_2

0x0644 0034

lane_s_10

0x0642 0034

lane_s_8

0x0620 0034

lane_n_0

0x0604 0034

lane_n_9

0x0613 0034

lane_s_3

0x0673 0034

lane_w_3

0x0671 0034

lane_w_1

0x0624 0034

lane_n_4

0x0645 0034

lane_s_11

0x0601 0034

lane_n_6

0x0623 0034

lane_n_3

0x0615 0034

lane_s_5

0x0603 0034

lane_n_8

0x0606 0034

lane_n_11

0x0674 0034

lane_w_4

0x0602 0034

lane_n_7

0x0643 0034

lane_s_9

0x0647 0034

lane_s_13

0x0622 0034

lane_n_2

0x0612 0034

lane_s_2

0x0646 0034

lane_s_12

0x0640 0034

lane_s_6

0x0641 0034

lane_s_7

0x0650 0034

sgmiiphy_lane01

0x0651 0034

sgmiiphy_lane23

0x0660 0034

ddrphy_addcmd0

0x0661 0034

ddrphy_addcmd1

0x0662 0034

ddrphy_addcmd2

0x0663 0034

ddrphy_lane_ecc

0x0664 0034

ddrphy_data_lane0

0x0665 0034

ddrphy_data_lane1

0x0666 0034

ddrphy_data_lane2

0x0667 0034

ddrphy_data_lane3

Description

Misc. Lane control signals

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6

rank2

enables eip control of rank 2 delay offsets

RW

0

5:4

stop_sel

select stop clock for cdr

RW

0x0

3

odt_dyn_sel

Select lane base odt control

RW

0

2

gsr_disable

Disable gsr function

RW

0

1

rst_inv

Invert reset

RW

0

0

pause_en

Stop clocks

RW

0

 

IOSCB_LANE : IOA_REG0

Address offset

0x038

Physical address

0x0611 0038

Instance

lane_s_1

0x0621 0038

lane_n_1

0x0600 0038

lane_n_5

0x0610 0038

lane_s_0

0x0670 0038

lane_w_0

0x0605 0038

lane_n_10

0x0614 0038

lane_s_4

0x0672 0038

lane_w_2

0x0644 0038

lane_s_10

0x0642 0038

lane_s_8

0x0620 0038

lane_n_0

0x0604 0038

lane_n_9

0x0613 0038

lane_s_3

0x0673 0038

lane_w_3

0x0671 0038

lane_w_1

0x0624 0038

lane_n_4

0x0645 0038

lane_s_11

0x0601 0038

lane_n_6

0x0623 0038

lane_n_3

0x0615 0038

lane_s_5

0x0603 0038

lane_n_8

0x0606 0038

lane_n_11

0x0674 0038

lane_w_4

0x0602 0038

lane_n_7

0x0643 0038

lane_s_9

0x0647 0038

lane_s_13

0x0622 0038

lane_n_2

0x0612 0038

lane_s_2

0x0646 0038

lane_s_12

0x0640 0038

lane_s_6

0x0641 0038

lane_s_7

0x0650 0038

sgmiiphy_lane01

0x0651 0038

sgmiiphy_lane23

0x0660 0038

ddrphy_addcmd0

0x0661 0038

ddrphy_addcmd1

0x0662 0038

ddrphy_addcmd2

0x0663 0038

ddrphy_lane_ecc

0x0664 0038

ddrphy_data_lane0

0x0665 0038

ddrphy_data_lane1

0x0666 0038

ddrphy_data_lane2

0x0667 0038

ddrphy_data_lane3

Description

IO buffer control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:11

Reserved

 

RO
Rreturns0s

0x00 0000

10

hyst

Enable ratio receiver hysteresis

RW

0

9

clamp

Enable pad clamp

RW

0

8

comp

Complementary output mode

RW

0

7:5

Reserved

 

RO
Rreturns0s

0x0

4:1

drv

Output buffer drive strength

RW

0x5

0

endiff

Enable differential output mode

RW

0

 

IOSCB_LANE : IOA_REG1

Address offset

0x03C

Physical address

0x0611 003C

Instance

lane_s_1

0x0621 003C

lane_n_1

0x0600 003C

lane_n_5

0x0610 003C

lane_s_0

0x0670 003C

lane_w_0

0x0605 003C

lane_n_10

0x0614 003C

lane_s_4

0x0672 003C

lane_w_2

0x0644 003C

lane_s_10

0x0642 003C

lane_s_8

0x0620 003C

lane_n_0

0x0604 003C

lane_n_9

0x0613 003C

lane_s_3

0x0673 003C

lane_w_3

0x0671 003C

lane_w_1

0x0624 003C

lane_n_4

0x0645 003C

lane_s_11

0x0601 003C

lane_n_6

0x0623 003C

lane_n_3

0x0615 003C

lane_s_5

0x0603 003C

lane_n_8

0x0606 003C

lane_n_11

0x0674 003C

lane_w_4

0x0602 003C

lane_n_7

0x0643 003C

lane_s_9

0x0647 003C

lane_s_13

0x0622 003C

lane_n_2

0x0612 003C

lane_s_2

0x0646 003C

lane_s_12

0x0640 003C

lane_s_6

0x0641 003C

lane_s_7

0x0650 003C

sgmiiphy_lane01

0x0651 003C

sgmiiphy_lane23

0x0660 003C

ddrphy_addcmd0

0x0661 003C

ddrphy_addcmd1

0x0662 003C

ddrphy_addcmd2

0x0663 003C

ddrphy_lane_ecc

0x0664 003C

ddrphy_data_lane0

0x0665 003C

ddrphy_data_lane1

0x0666 003C

ddrphy_data_lane2

0x0667 003C

ddrphy_data_lane3

Description

IO buffer control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:25

Reserved

 

RO
Rreturns0s

0x00

24

lp_persist

persist mode

RW

0

23:17

Reserved

 

RO
Rreturns0s

0x00

16

lp_bypass

Low power bypass mode

RW

0

15:10

Reserved

 

RO
Rreturns0s

0x00

9:8

ibufmx

Receiver mixed mode settings

RW

0x0

7:3

Reserved

 

RO
Rreturns0s

0x00

2:0

ibufmd

Define receiver input mode

RW

0x0

 

IOSCB_LANE : IOA_REG2

Address offset

0x040

Physical address

0x0611 0040

Instance

lane_s_1

0x0621 0040

lane_n_1

0x0600 0040

lane_n_5

0x0610 0040

lane_s_0

0x0670 0040

lane_w_0

0x0605 0040

lane_n_10

0x0614 0040

lane_s_4

0x0672 0040

lane_w_2

0x0644 0040

lane_s_10

0x0642 0040

lane_s_8

0x0620 0040

lane_n_0

0x0604 0040

lane_n_9

0x0613 0040

lane_s_3

0x0673 0040

lane_w_3

0x0671 0040

lane_w_1

0x0624 0040

lane_n_4

0x0645 0040

lane_s_11

0x0601 0040

lane_n_6

0x0623 0040

lane_n_3

0x0615 0040

lane_s_5

0x0603 0040

lane_n_8

0x0606 0040

lane_n_11

0x0674 0040

lane_w_4

0x0602 0040

lane_n_7

0x0643 0040

lane_s_9

0x0647 0040

lane_s_13

0x0622 0040

lane_n_2

0x0612 0040

lane_s_2

0x0646 0040

lane_s_12

0x0640 0040

lane_s_6

0x0641 0040

lane_s_7

0x0650 0040

sgmiiphy_lane01

0x0651 0040

sgmiiphy_lane23

0x0660 0040

ddrphy_addcmd0

0x0661 0040

ddrphy_addcmd1

0x0662 0040

ddrphy_addcmd2

0x0663 0040

ddrphy_lane_ecc

0x0664 0040

ddrphy_data_lane0

0x0665 0040

ddrphy_data_lane1

0x0666 0040

ddrphy_data_lane2

0x0667 0040

ddrphy_data_lane3

Description

IO buffer control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6:4

odt_static

On Die Termination direction configuration

RW

0x0

3:0

odt

On Die Termination magnitude setting

RW

0x0

 

IOSCB_LANE : IOA_REG3

Address offset

0x044

Physical address

0x0611 0044

Instance

lane_s_1

0x0621 0044

lane_n_1

0x0600 0044

lane_n_5

0x0610 0044

lane_s_0

0x0670 0044

lane_w_0

0x0605 0044

lane_n_10

0x0614 0044

lane_s_4

0x0672 0044

lane_w_2

0x0644 0044

lane_s_10

0x0642 0044

lane_s_8

0x0620 0044

lane_n_0

0x0604 0044

lane_n_9

0x0613 0044

lane_s_3

0x0673 0044

lane_w_3

0x0671 0044

lane_w_1

0x0624 0044

lane_n_4

0x0645 0044

lane_s_11

0x0601 0044

lane_n_6

0x0623 0044

lane_n_3

0x0615 0044

lane_s_5

0x0603 0044

lane_n_8

0x0606 0044

lane_n_11

0x0674 0044

lane_w_4

0x0602 0044

lane_n_7

0x0643 0044

lane_s_9

0x0647 0044

lane_s_13

0x0622 0044

lane_n_2

0x0612 0044

lane_s_2

0x0646 0044

lane_s_12

0x0640 0044

lane_s_6

0x0641 0044

lane_s_7

0x0650 0044

sgmiiphy_lane01

0x0651 0044

sgmiiphy_lane23

0x0660 0044

ddrphy_addcmd0

0x0661 0044

ddrphy_addcmd1

0x0662 0044

ddrphy_addcmd2

0x0663 0044

ddrphy_lane_ecc

0x0664 0044

ddrphy_data_lane0

0x0665 0044

ddrphy_data_lane1

0x0666 0044

ddrphy_data_lane2

0x0667 0044

ddrphy_data_lane3

Description

IO buffer control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7

lockdn_en

Enable security lock down capability

RW

0

6

wpd

Enable weak pull down

RW

0

5

wpu

Enable weak pull up

RW

1

4:3

spio_sel_di

Enable ibuf special IO function

RW

0x3

2

spio_sel

Enable obuf special IO function

RW

1

1:0

slew

Obuf slew rate control

RW

0x0

 

IOSCB_LANE : IOA_REG4

Address offset

0x048

Physical address

0x0611 0048

Instance

lane_s_1

0x0621 0048

lane_n_1

0x0600 0048

lane_n_5

0x0610 0048

lane_s_0

0x0670 0048

lane_w_0

0x0605 0048

lane_n_10

0x0614 0048

lane_s_4

0x0672 0048

lane_w_2

0x0644 0048

lane_s_10

0x0642 0048

lane_s_8

0x0620 0048

lane_n_0

0x0604 0048

lane_n_9

0x0613 0048

lane_s_3

0x0673 0048

lane_w_3

0x0671 0048

lane_w_1

0x0624 0048

lane_n_4

0x0645 0048

lane_s_11

0x0601 0048

lane_n_6

0x0623 0048

lane_n_3

0x0615 0048

lane_s_5

0x0603 0048

lane_n_8

0x0606 0048

lane_n_11

0x0674 0048

lane_w_4

0x0602 0048

lane_n_7

0x0643 0048

lane_s_9

0x0647 0048

lane_s_13

0x0622 0048

lane_n_2

0x0612 0048

lane_s_2

0x0646 0048

lane_s_12

0x0640 0048

lane_s_6

0x0641 0048

lane_s_7

0x0650 0048

sgmiiphy_lane01

0x0651 0048

sgmiiphy_lane23

0x0660 0048

ddrphy_addcmd0

0x0661 0048

ddrphy_addcmd1

0x0662 0048

ddrphy_addcmd2

0x0663 0048

ddrphy_lane_ecc

0x0664 0048

ddrphy_data_lane0

0x0665 0048

ddrphy_data_lane1

0x0666 0048

ddrphy_data_lane2

0x0667 0048

ddrphy_data_lane3

Description

IO buffer control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:2

Reserved

 

RO
Rreturns0s

0x0000 0000

1

lane_pvt

select local lane pvt control comp

RW

0

0

atp_en

analog test port enable

RW

0

 

IOSCB_LANE : IOG_REG0

Address offset

0x04C

Physical address

0x0611 004C

Instance

lane_s_1

0x0621 004C

lane_n_1

0x0600 004C

lane_n_5

0x0610 004C

lane_s_0

0x0670 004C

lane_w_0

0x0605 004C

lane_n_10

0x0614 004C

lane_s_4

0x0672 004C

lane_w_2

0x0644 004C

lane_s_10

0x0642 004C

lane_s_8

0x0620 004C

lane_n_0

0x0604 004C

lane_n_9

0x0613 004C

lane_s_3

0x0673 004C

lane_w_3

0x0671 004C

lane_w_1

0x0624 004C

lane_n_4

0x0645 004C

lane_s_11

0x0601 004C

lane_n_6

0x0623 004C

lane_n_3

0x0615 004C

lane_s_5

0x0603 004C

lane_n_8

0x0606 004C

lane_n_11

0x0674 004C

lane_w_4

0x0602 004C

lane_n_7

0x0643 004C

lane_s_9

0x0647 004C

lane_s_13

0x0622 004C

lane_n_2

0x0612 004C

lane_s_2

0x0646 004C

lane_s_12

0x0640 004C

lane_s_6

0x0641 004C

lane_s_7

0x0650 004C

sgmiiphy_lane01

0x0651 004C

sgmiiphy_lane23

0x0660 004C

ddrphy_addcmd0

0x0661 004C

ddrphy_addcmd1

0x0662 004C

ddrphy_addcmd2

0x0663 004C

ddrphy_lane_ecc

0x0664 004C

ddrphy_data_lane0

0x0665 004C

ddrphy_data_lane1

0x0666 004C

ddrphy_data_lane2

0x0667 004C

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6

esd

Enable SLE register synch. Data_b

RW

0

5

osd

Output SLE register synch. Data_b

RW

0

4

isd

Input SLE register synch. Data_b

RW

0

3

ece_inv

Enable SLE register clock enable

RW

0

2

oce_inv

Output SLE register clock enable

RW

0

1

ice_inv

Input SLE register clock enable

RW

0

0

gsr_disable

Disable gsr function

RW

0

 

IOSCB_LANE : IOG_REG1

Address offset

0x050

Physical address

0x0611 0050

Instance

lane_s_1

0x0621 0050

lane_n_1

0x0600 0050

lane_n_5

0x0610 0050

lane_s_0

0x0670 0050

lane_w_0

0x0605 0050

lane_n_10

0x0614 0050

lane_s_4

0x0672 0050

lane_w_2

0x0644 0050

lane_s_10

0x0642 0050

lane_s_8

0x0620 0050

lane_n_0

0x0604 0050

lane_n_9

0x0613 0050

lane_s_3

0x0673 0050

lane_w_3

0x0671 0050

lane_w_1

0x0624 0050

lane_n_4

0x0645 0050

lane_s_11

0x0601 0050

lane_n_6

0x0623 0050

lane_n_3

0x0615 0050

lane_s_5

0x0603 0050

lane_n_8

0x0606 0050

lane_n_11

0x0674 0050

lane_w_4

0x0602 0050

lane_n_7

0x0643 0050

lane_s_9

0x0647 0050

lane_s_13

0x0622 0050

lane_n_2

0x0612 0050

lane_s_2

0x0646 0050

lane_s_12

0x0640 0050

lane_s_6

0x0641 0050

lane_s_7

0x0650 0050

sgmiiphy_lane01

0x0651 0050

sgmiiphy_lane23

0x0660 0050

ddrphy_addcmd0

0x0661 0050

ddrphy_addcmd1

0x0662 0050

ddrphy_addcmd2

0x0663 0050

ddrphy_lane_ecc

0x0664 0050

ddrphy_data_lane0

0x0665 0050

ddrphy_data_lane1

0x0666 0050

ddrphy_data_lane2

0x0667 0050

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7:6

dly_md

IOG delay mode. (input, output or both)

RW

0x0

5

ead

Enable SLE register asynch. Data_b

RW

0

4

oad

Output SLE register asynch. Data_b

RW

0

3

iad

Input SLE register asynch. Data_b

RW

0

2

elat

Enable SLE register latch mode

RW

0

1

olat

Output SLE register latch mode

RW

0

0

ilat

Input SLE register latch mode

RW

0

 

IOSCB_LANE : IOG_REG2

Address offset

0x054

Physical address

0x0611 0054

Instance

lane_s_1

0x0621 0054

lane_n_1

0x0600 0054

lane_n_5

0x0610 0054

lane_s_0

0x0670 0054

lane_w_0

0x0605 0054

lane_n_10

0x0614 0054

lane_s_4

0x0672 0054

lane_w_2

0x0644 0054

lane_s_10

0x0642 0054

lane_s_8

0x0620 0054

lane_n_0

0x0604 0054

lane_n_9

0x0613 0054

lane_s_3

0x0673 0054

lane_w_3

0x0671 0054

lane_w_1

0x0624 0054

lane_n_4

0x0645 0054

lane_s_11

0x0601 0054

lane_n_6

0x0623 0054

lane_n_3

0x0615 0054

lane_s_5

0x0603 0054

lane_n_8

0x0606 0054

lane_n_11

0x0674 0054

lane_w_4

0x0602 0054

lane_n_7

0x0643 0054

lane_s_9

0x0647 0054

lane_s_13

0x0622 0054

lane_n_2

0x0612 0054

lane_s_2

0x0646 0054

lane_s_12

0x0640 0054

lane_s_6

0x0641 0054

lane_s_7

0x0650 0054

sgmiiphy_lane01

0x0651 0054

sgmiiphy_lane23

0x0660 0054

ddrphy_addcmd0

0x0661 0054

ddrphy_addcmd1

0x0662 0054

ddrphy_addcmd2

0x0663 0054

ddrphy_lane_ecc

0x0664 0054

ddrphy_data_lane0

0x0665 0054

ddrphy_data_lane1

0x0666 0054

ddrphy_data_lane2

0x0667 0054

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7:5

eyewidth

Eyewidth setting (size of eye opening)

RW

0x0

4

eye_sdr

Eye monitor Singel Data Rate mode

RW

0

3

eye_en

Enable eye monitor mode

RW

0

2:1

indly_sel

Enable eye delay mode

RW

0x0

0

edgedet

Edge detect mode for dleay change

RW

0

 

IOSCB_LANE : IOG_REG3

Address offset

0x058

Physical address

0x0611 0058

Instance

lane_s_1

0x0621 0058

lane_n_1

0x0600 0058

lane_n_5

0x0610 0058

lane_s_0

0x0670 0058

lane_w_0

0x0605 0058

lane_n_10

0x0614 0058

lane_s_4

0x0672 0058

lane_w_2

0x0644 0058

lane_s_10

0x0642 0058

lane_s_8

0x0620 0058

lane_n_0

0x0604 0058

lane_n_9

0x0613 0058

lane_s_3

0x0673 0058

lane_w_3

0x0671 0058

lane_w_1

0x0624 0058

lane_n_4

0x0645 0058

lane_s_11

0x0601 0058

lane_n_6

0x0623 0058

lane_n_3

0x0615 0058

lane_s_5

0x0603 0058

lane_n_8

0x0606 0058

lane_n_11

0x0674 0058

lane_w_4

0x0602 0058

lane_n_7

0x0643 0058

lane_s_9

0x0647 0058

lane_s_13

0x0622 0058

lane_n_2

0x0612 0058

lane_s_2

0x0646 0058

lane_s_12

0x0640 0058

lane_s_6

0x0641 0058

lane_s_7

0x0650 0058

sgmiiphy_lane01

0x0651 0058

sgmiiphy_lane23

0x0660 0058

ddrphy_addcmd0

0x0661 0058

ddrphy_addcmd1

0x0662 0058

ddrphy_addcmd2

0x0663 0058

ddrphy_lane_ecc

0x0664 0058

ddrphy_data_lane0

0x0665 0058

ddrphy_data_lane1

0x0666 0058

ddrphy_data_lane2

0x0667 0058

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:20

Reserved

 

RO
Rreturns0s

0x000

19:16

rx_md

Receiver mode. (sd/dd/1/2/3/4)

RW

0x0

15:9

Reserved

 

RO
Rreturns0s

0x00

8

fifowe

Enable fifo write

RW

0

7:3

Reserved

 

RO
Rreturns0s

0x00

2:0

bclk_sel

Select bclk<5:0> or cdrclk or nxtclk (8:1 mux)

RW

0x0

 

IOSCB_LANE : IOG_REG4

Address offset

0x05C

Physical address

0x0611 005C

Instance

lane_s_1

0x0621 005C

lane_n_1

0x0600 005C

lane_n_5

0x0610 005C

lane_s_0

0x0670 005C

lane_w_0

0x0605 005C

lane_n_10

0x0614 005C

lane_s_4

0x0672 005C

lane_w_2

0x0644 005C

lane_s_10

0x0642 005C

lane_s_8

0x0620 005C

lane_n_0

0x0604 005C

lane_n_9

0x0613 005C

lane_s_3

0x0673 005C

lane_w_3

0x0671 005C

lane_w_1

0x0624 005C

lane_n_4

0x0645 005C

lane_s_11

0x0601 005C

lane_n_6

0x0623 005C

lane_n_3

0x0615 005C

lane_s_5

0x0603 005C

lane_n_8

0x0606 005C

lane_n_11

0x0674 005C

lane_w_4

0x0602 005C

lane_n_7

0x0643 005C

lane_s_9

0x0647 005C

lane_s_13

0x0622 005C

lane_n_2

0x0612 005C

lane_s_2

0x0646 005C

lane_s_12

0x0640 005C

lane_s_6

0x0641 005C

lane_s_7

0x0650 005C

sgmiiphy_lane01

0x0651 005C

sgmiiphy_lane23

0x0660 005C

ddrphy_addcmd0

0x0661 005C

ddrphy_addcmd1

0x0662 005C

ddrphy_addcmd2

0x0663 005C

ddrphy_lane_ecc

0x0664 005C

ddrphy_data_lane0

0x0665 005C

ddrphy_data_lane1

0x0666 005C

ddrphy_data_lane2

0x0667 005C

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6:0

rxdly

Receiver delay tap setting

RW

0x00

 

IOSCB_LANE : IOG_REG5

Address offset

0x060

Physical address

0x0611 0060

Instance

lane_s_1

0x0621 0060

lane_n_1

0x0600 0060

lane_n_5

0x0610 0060

lane_s_0

0x0670 0060

lane_w_0

0x0605 0060

lane_n_10

0x0614 0060

lane_s_4

0x0672 0060

lane_w_2

0x0644 0060

lane_s_10

0x0642 0060

lane_s_8

0x0620 0060

lane_n_0

0x0604 0060

lane_n_9

0x0613 0060

lane_s_3

0x0673 0060

lane_w_3

0x0671 0060

lane_w_1

0x0624 0060

lane_n_4

0x0645 0060

lane_s_11

0x0601 0060

lane_n_6

0x0623 0060

lane_n_3

0x0615 0060

lane_s_5

0x0603 0060

lane_n_8

0x0606 0060

lane_n_11

0x0674 0060

lane_w_4

0x0602 0060

lane_n_7

0x0643 0060

lane_s_9

0x0647 0060

lane_s_13

0x0622 0060

lane_n_2

0x0612 0060

lane_s_2

0x0646 0060

lane_s_12

0x0640 0060

lane_s_6

0x0641 0060

lane_s_7

0x0650 0060

sgmiiphy_lane01

0x0651 0060

sgmiiphy_lane23

0x0660 0060

ddrphy_addcmd0

0x0661 0060

ddrphy_addcmd1

0x0662 0060

ddrphy_addcmd2

0x0663 0060

ddrphy_lane_ecc

0x0664 0060

ddrphy_data_lane0

0x0665 0060

ddrphy_data_lane1

0x0666 0060

ddrphy_data_lane2

0x0667 0060

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6:0

txdly

Transmitter delay tap setting

RW

0x00

 

IOSCB_LANE : IOG_REG6

Address offset

0x064

Physical address

0x0611 0064

Instance

lane_s_1

0x0621 0064

lane_n_1

0x0600 0064

lane_n_5

0x0610 0064

lane_s_0

0x0670 0064

lane_w_0

0x0605 0064

lane_n_10

0x0614 0064

lane_s_4

0x0672 0064

lane_w_2

0x0644 0064

lane_s_10

0x0642 0064

lane_s_8

0x0620 0064

lane_n_0

0x0604 0064

lane_n_9

0x0613 0064

lane_s_3

0x0673 0064

lane_w_3

0x0671 0064

lane_w_1

0x0624 0064

lane_n_4

0x0645 0064

lane_s_11

0x0601 0064

lane_n_6

0x0623 0064

lane_n_3

0x0615 0064

lane_s_5

0x0603 0064

lane_n_8

0x0606 0064

lane_n_11

0x0674 0064

lane_w_4

0x0602 0064

lane_n_7

0x0643 0064

lane_s_9

0x0647 0064

lane_s_13

0x0622 0064

lane_n_2

0x0612 0064

lane_s_2

0x0646 0064

lane_s_12

0x0640 0064

lane_s_6

0x0641 0064

lane_s_7

0x0650 0064

sgmiiphy_lane01

0x0651 0064

sgmiiphy_lane23

0x0660 0064

ddrphy_addcmd0

0x0661 0064

ddrphy_addcmd1

0x0662 0064

ddrphy_addcmd2

0x0663 0064

ddrphy_lane_ecc

0x0664 0064

ddrphy_data_lane0

0x0665 0064

ddrphy_data_lane1

0x0666 0064

ddrphy_data_lane2

0x0667 0064

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:8

Reserved

 

RO
Rreturns0s

0x00 0000

7:5

oe_md

Enable logic mode. (x1/2/4, etc.)

RW

0x0

4

mvdly_en

Enalbe dynamic dleay adjustments

RW

0

3

sclk1_inv

System clock Invert. (for transmitter logic)

RW

0

2

sclk1_en

System clock enable. (for transmitter logic)

RW

0

1

sclk0_inv

System clock Invert. (for receiver logic)

RW

0

0

sclk0_en

System clock enable. (for receiver logic)

RW

0

 

IOSCB_LANE : IOG_REG7

Address offset

0x068

Physical address

0x0611 0068

Instance

lane_s_1

0x0621 0068

lane_n_1

0x0600 0068

lane_n_5

0x0610 0068

lane_s_0

0x0670 0068

lane_w_0

0x0605 0068

lane_n_10

0x0614 0068

lane_s_4

0x0672 0068

lane_w_2

0x0644 0068

lane_s_10

0x0642 0068

lane_s_8

0x0620 0068

lane_n_0

0x0604 0068

lane_n_9

0x0613 0068

lane_s_3

0x0673 0068

lane_w_3

0x0671 0068

lane_w_1

0x0624 0068

lane_n_4

0x0645 0068

lane_s_11

0x0601 0068

lane_n_6

0x0623 0068

lane_n_3

0x0615 0068

lane_s_5

0x0603 0068

lane_n_8

0x0606 0068

lane_n_11

0x0674 0068

lane_w_4

0x0602 0068

lane_n_7

0x0643 0068

lane_s_9

0x0647 0068

lane_s_13

0x0622 0068

lane_n_2

0x0612 0068

lane_s_2

0x0646 0068

lane_s_12

0x0640 0068

lane_s_6

0x0641 0068

lane_s_7

0x0650 0068

sgmiiphy_lane01

0x0651 0068

sgmiiphy_lane23

0x0660 0068

ddrphy_addcmd0

0x0661 0068

ddrphy_addcmd1

0x0662 0068

ddrphy_addcmd2

0x0663 0068

ddrphy_lane_ecc

0x0664 0068

ddrphy_data_lane0

0x0665 0068

ddrphy_data_lane1

0x0666 0068

ddrphy_data_lane2

0x0667 0068

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:7

Reserved

 

RO
Rreturns0s

0x000 0000

6:0

tx_md

Transmitter logic mode (x1/2/4, etc.)

RW

0x00

 

IOSCB_LANE : IOG_REG8

Address offset

0x06C

Physical address

0x0611 006C

Instance

lane_s_1

0x0621 006C

lane_n_1

0x0600 006C

lane_n_5

0x0610 006C

lane_s_0

0x0670 006C

lane_w_0

0x0605 006C

lane_n_10

0x0614 006C

lane_s_4

0x0672 006C

lane_w_2

0x0644 006C

lane_s_10

0x0642 006C

lane_s_8

0x0620 006C

lane_n_0

0x0604 006C

lane_n_9

0x0613 006C

lane_s_3

0x0673 006C

lane_w_3

0x0671 006C

lane_w_1

0x0624 006C

lane_n_4

0x0645 006C

lane_s_11

0x0601 006C

lane_n_6

0x0623 006C

lane_n_3

0x0615 006C

lane_s_5

0x0603 006C

lane_n_8

0x0606 006C

lane_n_11

0x0674 006C

lane_w_4

0x0602 006C

lane_n_7

0x0643 006C

lane_s_9

0x0647 006C

lane_s_13

0x0622 006C

lane_n_2

0x0612 006C

lane_s_2

0x0646 006C

lane_s_12

0x0640 006C

lane_s_6

0x0641 006C

lane_s_7

0x0650 006C

sgmiiphy_lane01

0x0651 006C

sgmiiphy_lane23

0x0660 006C

ddrphy_addcmd0

0x0661 006C

ddrphy_addcmd1

0x0662 006C

ddrphy_addcmd2

0x0663 006C

ddrphy_lane_ecc

0x0664 006C

ddrphy_data_lane0

0x0665 006C

ddrphy_data_lane1

0x0666 006C

ddrphy_data_lane2

0x0667 006C

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:5

Reserved

 

RO
Rreturns0s

0x000 0000

4

oeclk_inv

Invert clock to OE gear registers

RW

0

3

rxdly_wide

Receiver delay wide range setting. (2x tap delay)

RW

0

2

qdr_md

QDR mode

RW

0

1:0

txclk_sel

Select Transmit clock

RW

0x0

 

IOSCB_LANE : IOG_REG9

Address offset

0x070

Physical address

0x0611 0070

Instance

lane_s_1

0x0621 0070

lane_n_1

0x0600 0070

lane_n_5

0x0610 0070

lane_s_0

0x0670 0070

lane_w_0

0x0605 0070

lane_n_10

0x0614 0070

lane_s_4

0x0672 0070

lane_w_2

0x0644 0070

lane_s_10

0x0642 0070

lane_s_8

0x0620 0070

lane_n_0

0x0604 0070

lane_n_9

0x0613 0070

lane_s_3

0x0673 0070

lane_w_3

0x0671 0070

lane_w_1

0x0624 0070

lane_n_4

0x0645 0070

lane_s_11

0x0601 0070

lane_n_6

0x0623 0070

lane_n_3

0x0615 0070

lane_s_5

0x0603 0070

lane_n_8

0x0606 0070

lane_n_11

0x0674 0070

lane_w_4

0x0602 0070

lane_n_7

0x0643 0070

lane_s_9

0x0647 0070

lane_s_13

0x0622 0070

lane_n_2

0x0612 0070

lane_s_2

0x0646 0070

lane_s_12

0x0640 0070

lane_s_6

0x0641 0070

lane_s_7

0x0650 0070

sgmiiphy_lane01

0x0651 0070

sgmiiphy_lane23

0x0660 0070

ddrphy_addcmd0

0x0661 0070

ddrphy_addcmd1

0x0662 0070

ddrphy_addcmd2

0x0663 0070

ddrphy_lane_ecc

0x0664 0070

ddrphy_data_lane0

0x0665 0070

ddrphy_data_lane1

0x0666 0070

ddrphy_data_lane2

0x0667 0070

ddrphy_data_lane3

Description

IO Gearing control Registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:3

Reserved

 

RO
Rreturns0s

0x0000 0000

2

spare

Spare pc bits

RW

0

1

lsr_disable

disable lsr function

RW

0

0

eyewidth_sel

selects lane based eyewidth control

RW

0

 

IOSCB_LANE : PVT_CODES

Address offset

0x074

Physical address

0x0611 0074

Instance

lane_s_1

0x0621 0074

lane_n_1

0x0600 0074

lane_n_5

0x0610 0074

lane_s_0

0x0670 0074

lane_w_0

0x0605 0074

lane_n_10

0x0614 0074

lane_s_4

0x0672 0074

lane_w_2

0x0644 0074

lane_s_10

0x0642 0074

lane_s_8

0x0620 0074

lane_n_0

0x0604 0074

lane_n_9

0x0613 0074

lane_s_3

0x0673 0074

lane_w_3

0x0671 0074

lane_w_1

0x0624 0074

lane_n_4

0x0645 0074

lane_s_11

0x0601 0074

lane_n_6

0x0623 0074

lane_n_3

0x0615 0074

lane_s_5

0x0603 0074

lane_n_8

0x0606 0074

lane_n_11

0x0674 0074

lane_w_4

0x0602 0074

lane_n_7

0x0643 0074

lane_s_9

0x0647 0074

lane_s_13

0x0622 0074

lane_n_2

0x0612 0074

lane_s_2

0x0646 0074

lane_s_12

0x0640 0074

lane_s_6

0x0641 0074

lane_s_7

0x0650 0074

sgmiiphy_lane01

0x0651 0074

sgmiiphy_lane23

0x0660 0074

ddrphy_addcmd0

0x0661 0074

ddrphy_addcmd1

0x0662 0074

ddrphy_addcmd2

0x0663 0074

ddrphy_lane_ecc

0x0664 0074

ddrphy_data_lane0

0x0665 0074

ddrphy_data_lane1

0x0666 0074

ddrphy_data_lane2

0x0667 0074

ddrphy_data_lane3

Description

PVT Code Registers

Type

RO

 

Bits

Field Name

Description

Type

Reset

31:29

Reserved

 

RO
Rreturns0s

0x0

28:23

lane_slewr

PVT slew control

RO

0x00

22:17

lane_slewf

PVT slew control

RO

0x00

16

pvt_complete

pvt_complete

RO

0

15:12

lane_diffr

PVT code for diff resistor

RO

0x0

11:6

lane_ncode

PVT code for N

RO

0x00

5:0

lane_pcode

PVT code for P

RO

0x00

 

IOSCB_LANE : DFT_REG0

Address offset

0x078

Physical address

0x0611 0078

Instance

lane_s_1

0x0621 0078

lane_n_1

0x0600 0078

lane_n_5

0x0610 0078

lane_s_0

0x0670 0078

lane_w_0

0x0605 0078

lane_n_10

0x0614 0078

lane_s_4

0x0672 0078

lane_w_2

0x0644 0078

lane_s_10

0x0642 0078

lane_s_8

0x0620 0078

lane_n_0

0x0604 0078

lane_n_9

0x0613 0078

lane_s_3

0x0673 0078

lane_w_3

0x0671 0078

lane_w_1

0x0624 0078

lane_n_4

0x0645 0078

lane_s_11

0x0601 0078

lane_n_6

0x0623 0078

lane_n_3

0x0615 0078

lane_s_5

0x0603 0078

lane_n_8

0x0606 0078

lane_n_11

0x0674 0078

lane_w_4

0x0602 0078

lane_n_7

0x0643 0078

lane_s_9

0x0647 0078

lane_s_13

0x0622 0078

lane_n_2

0x0612 0078

lane_s_2

0x0646 0078

lane_s_12

0x0640 0078

lane_s_6

0x0641 0078

lane_s_7

0x0650 0078

sgmiiphy_lane01

0x0651 0078

sgmiiphy_lane23

0x0660 0078

ddrphy_addcmd0

0x0661 0078

ddrphy_addcmd1

0x0662 0078

ddrphy_addcmd2

0x0663 0078

ddrphy_lane_ecc

0x0664 0078

ddrphy_data_lane0

0x0665 0078

ddrphy_data_lane1

0x0666 0078

ddrphy_data_lane2

0x0667 0078

ddrphy_data_lane3

Description

DFT spare register

Type

RO

 

Bits

Field Name

Description

Type

Reset

31:1

Reserved

 

RO
Rreturns0s

0x0000 0000

0

scb_dft_spare

spare dft register

RO

0

 

IOSCB_LANE : DFT_REG1

Address offset

0x07C

Physical address

0x0611 007C

Instance

lane_s_1

0x0621 007C

lane_n_1

0x0600 007C

lane_n_5

0x0610 007C

lane_s_0

0x0670 007C

lane_w_0

0x0605 007C

lane_n_10

0x0614 007C

lane_s_4

0x0672 007C

lane_w_2

0x0644 007C

lane_s_10

0x0642 007C

lane_s_8

0x0620 007C

lane_n_0

0x0604 007C

lane_n_9

0x0613 007C

lane_s_3

0x0673 007C

lane_w_3

0x0671 007C

lane_w_1

0x0624 007C

lane_n_4

0x0645 007C

lane_s_11

0x0601 007C

lane_n_6

0x0623 007C

lane_n_3

0x0615 007C

lane_s_5

0x0603 007C

lane_n_8

0x0606 007C

lane_n_11

0x0674 007C

lane_w_4

0x0602 007C

lane_n_7

0x0643 007C

lane_s_9

0x0647 007C

lane_s_13

0x0622 007C

lane_n_2

0x0612 007C

lane_s_2

0x0646 007C

lane_s_12

0x0640 007C

lane_s_6

0x0641 007C

lane_s_7

0x0650 007C

sgmiiphy_lane01

0x0651 007C

sgmiiphy_lane23

0x0660 007C

ddrphy_addcmd0

0x0661 007C

ddrphy_addcmd1

0x0662 007C

ddrphy_addcmd2

0x0663 007C

ddrphy_lane_ecc

0x0664 007C

ddrphy_data_lane0

0x0665 007C

ddrphy_data_lane1

0x0666 007C

ddrphy_data_lane2

0x0667 007C

ddrphy_data_lane3

Description

DFT read registers

Type

RO

 

Bits

Field Name

Description

Type

Reset

31:10

Reserved

 

RO
Rreturns0s

0x00 0000

9:0

scb_dft_prbs

prbs read value

RO

0x000

 

IOSCB_LANE : DFT_REG2

Address offset

0x080

Physical address

0x0611 0080

Instance

lane_s_1

0x0621 0080

lane_n_1

0x0600 0080

lane_n_5

0x0610 0080

lane_s_0

0x0670 0080

lane_w_0

0x0605 0080

lane_n_10

0x0614 0080

lane_s_4

0x0672 0080

lane_w_2

0x0644 0080

lane_s_10

0x0642 0080

lane_s_8

0x0620 0080

lane_n_0

0x0604 0080

lane_n_9

0x0613 0080

lane_s_3

0x0673 0080

lane_w_3

0x0671 0080

lane_w_1

0x0624 0080

lane_n_4

0x0645 0080

lane_s_11

0x0601 0080

lane_n_6

0x0623 0080

lane_n_3

0x0615 0080

lane_s_5

0x0603 0080

lane_n_8

0x0606 0080

lane_n_11

0x0674 0080

lane_w_4

0x0602 0080

lane_n_7

0x0643 0080

lane_s_9

0x0647 0080

lane_s_13

0x0622 0080

lane_n_2

0x0612 0080

lane_s_2

0x0646 0080

lane_s_12

0x0640 0080

lane_s_6

0x0641 0080

lane_s_7

0x0650 0080

sgmiiphy_lane01

0x0651 0080

sgmiiphy_lane23

0x0660 0080

ddrphy_addcmd0

0x0661 0080

ddrphy_addcmd1

0x0662 0080

ddrphy_addcmd2

0x0663 0080

ddrphy_lane_ecc

0x0664 0080

ddrphy_data_lane0

0x0665 0080

ddrphy_data_lane1

0x0666 0080

ddrphy_data_lane2

0x0667 0080

ddrphy_data_lane3

Description

DFT write registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:27

Reserved

 

RO
Rreturns0s

0x00

26

tbclk_en

tsclk1 enable

RW

0

25

tsclk1_en

tsclk0 enable

RW

0

24

tsclk0_en

enable output dll delay test

RW

0

23:12

scb_dft_prbs_rd

enable input dll delay test

RW

0x000

11:0

scb_dft_prbs_en

prbs enable

RW

0x000

 

IOSCB_LANE : DFT_REG3

Address offset

0x084

Physical address

0x0611 0084

Instance

lane_s_1

0x0621 0084

lane_n_1

0x0600 0084

lane_n_5

0x0610 0084

lane_s_0

0x0670 0084

lane_w_0

0x0605 0084

lane_n_10

0x0614 0084

lane_s_4

0x0672 0084

lane_w_2

0x0644 0084

lane_s_10

0x0642 0084

lane_s_8

0x0620 0084

lane_n_0

0x0604 0084

lane_n_9

0x0613 0084

lane_s_3

0x0673 0084

lane_w_3

0x0671 0084

lane_w_1

0x0624 0084

lane_n_4

0x0645 0084

lane_s_11

0x0601 0084

lane_n_6

0x0623 0084

lane_n_3

0x0615 0084

lane_s_5

0x0603 0084

lane_n_8

0x0606 0084

lane_n_11

0x0674 0084

lane_w_4

0x0602 0084

lane_n_7

0x0643 0084

lane_s_9

0x0647 0084

lane_s_13

0x0622 0084

lane_n_2

0x0612 0084

lane_s_2

0x0646 0084

lane_s_12

0x0640 0084

lane_s_6

0x0641 0084

lane_s_7

0x0650 0084

sgmiiphy_lane01

0x0651 0084

sgmiiphy_lane23

0x0660 0084

ddrphy_addcmd0

0x0661 0084

ddrphy_addcmd1

0x0662 0084

ddrphy_addcmd2

0x0663 0084

ddrphy_lane_ecc

0x0664 0084

ddrphy_data_lane0

0x0665 0084

ddrphy_data_lane1

0x0666 0084

ddrphy_data_lane2

0x0667 0084

ddrphy_data_lane3

Description

DFT write registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:14

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Description

DFT read registers

Type

RO

 

Bits

Field Name

Description

Type

Reset

31:28

Reserved

 

RO
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27

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RO

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RO

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RO

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RO

0x00

 

IOSCB_LANE : SPARE_REG

Address offset

0x08C

Physical address

0x0611 008C

Instance

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ddrphy_data_lane3

Description

Spare registers

Type

RW

 

Bits

Field Name

Description

Type

Reset

31:20

Reserved

 

RO
Rreturns0s

0x000

19:10

scb_spare_ro

spare ro bits

RO

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9:0

scb_spare_rw

spare rw bits

RW

0x000

 

IOSCB_LANE has no common memories.